Der Kampf um fortschrittliche Verpackungstechnologien: Das Monopol von TSMC, die Herausforderung durch Intel und die Rolle von Amkor als Auftragsfertiger

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Der Kampf um fortschrittliche Verpackung: Das TSMC-Monopol, die Herausforderung durch Intel und Amkors Rolle als Rüstungsunternehmer

Die Landschaft der fortschrittlichen Verpackung entwickelt sich vom exklusiven Monopol durch TSMC hin zu einer Versorgung durch zwei Anbieter. Dank des rechteckigen Panel-Formats verschafft sich Intels EMIB bei Verpackungen in sehr großen Dimensionen strukturelle Vorteile. Externe Kundenaufträge haben die Umsatzerwartungen bei fortschrittlicher Verpackung auf über 1 Milliarde US-Dollar gehoben, womit Intel zur ersten glaubwürdigen zweiten Quelle wird.

Inhaltsübersicht

Die Landschaft der fortschrittlichen Verpackung entwickelt sich vom exklusiven Monopol durch TSMC hin zu einer Versorgung durch zwei Anbieter. Dank des rechteckigen Panel-Formats verschafft sich Intels EMIB bei Verpackungen in sehr großen Dimensionen strukturelle Vorteile. Externe Kundenaufträge haben die Umsatzerwartungen bei fortschrittlicher Verpackung auf über 1 Milliarde US-Dollar gehoben, womit Intel zur ersten glaubwürdigen zweiten Quelle wird.

TSMC CoWoS-L ist weiterhin durch die Größe der runden Wafer begrenzt, bleibt jedoch durch anhaltende Kapazitätserweiterungen weiterhin führend. Letztlich steuern beide auf Glas-Kernsubstrate zu, wodurch sich eventuelle Unterschiede ausgleichen könnten. Amkor hat durch langfristige Verträge sowohl TSMC als auch Intel gebunden. Unabhängig davon, welches Format sich durchsetzt, kann Amkor die Aufträge übernehmen und bleibt damit struktureller Gewinner.

Der Kampf um fortschrittliche Verpackung: TSMC-Monopol, Intel-Herausforderung und Amkors Wette auf beide Seiten

Intels Geschäft mit fortschrittlicher Verpackung ist inzwischen eine glaubwürdige Quelle für die AI-Beschleunigerbranche geworden, während TSMC weiter seine Kapazitäten ausbaut. Amkor bedient beide Parteien.

Vikram Sekar: Fortschrittliche Verpackung war bislang ein Ein-Pferd-Rennen. Jeder erwähnenswerte, führende AI-Beschleuniger kombiniert Logikchips und Speicher mit hoher Bandbreite durch TSMCs CoWoS – diese Position hielt TSMC in den vergangenen drei Jahren exklusiv.

Laut einer aktuellen Schätzung von TF könnte die Industriekapazität für CoWoS bei bis zu 200.000 Wafern pro Monat liegen. Bis Ende 2026 betreibt TSMC etwa 120.000 Wafer pro Monat, während ASE und Amkor als Überlaufkapazitäten mit etwa 80.000 Wafern monatlich agieren. TSMC erweitert seine Kapazitäten weiterhin zügig, um die Nachfrage nach CoWoS zu bedienen. Die meisten großen GPU-Chips werden von TSMC verpackt, während einfachere Abläufe – wie Vera-CPUs oder Automobilkomponenten – an Amkor/ASE-Fabriken abgegeben werden.

Intels EMIB ist die erste glaubwürdige zweite Bezugsquelle mit echten Aufträgen. AWS und Cisco liefern bereits Chips mit EMIB aus. SpaceX und Tesla haben im Umfeld der Quartalsergebnisse Q1 2026 Verträge abgeschlossen und sind Partner des Intel Terafab-Projekts. Laut Berichten soll Googles TPU v8e in der zweiten Hälfte 2027 EMIB nutzen; Apple, Microsoft und NVIDIA stehen auf der Gesprächsliste. Finanzchef David Zinsner hat den Ausblick für Intels externes Geschäft mit fortschrittlicher Verpackung in den letzten beiden Calls von mehreren Hundert auf über eine Milliarde US-Dollar angehoben und CNBC mitgeteilt, dass er von Einnahmen in Milliardenhöhe pro Kunde ausgeht. Für ein bislang so kleines Geschäftsfeld stellt allein der Sprung auf über eine Milliarde US-Dollar im Verpackungsbereich eine kräftige Steigerung dar.

Während jedoch Aufträge zu Intel wandern, vergrößert TSMC die CoWoS-Kapazitäten weiter. Die fortschrittlichen Verpackungsgrößen von AI-Beschleunigern nehmen zu, so dass sich diese beiden Wettbewerber an einem weiteren Scheideweg befinden – das Ergebnis hängt davon ab, wie sich die Branche in den nächsten Jahren bei der Einführung von Glas-Kernsubstraten entwickelt.

Inhalt:

• EMIB fordert das CoWoS-Monopol heraus – das dreijährige Verpackungsmonopol und die Aufträge, die es brechen.
• Tieferes Verständnis von CoWoS-L und EMIB – drei CoWoS-Varianten und die Unterschiede zwischen Intels und TSMCs Brückentechnologien.
• Wo liegen die Größenbeschränkungen – die mathematischen Unterschiede zwischen runden Wafern und rechteckigen Panels, wie sie CoWoS-L begrenzen und EMIB ermöglichen.
• Konzentration auf Glas-Kernpanels – warum Verzug und CTE beide Foundries zwingen, auf Glas umzusteigen.
• Was bedeutet das für Investoren – Gewinner und Verlierer, sowie OSATs, die unabhängig vom Gewinner profitieren.
• Bereits in TSMC CoPoS involvierte Glas-Partner – fehlende Namen auf der Glas-Landkarte.

Tieferes Verständnis von CoWoS-L und EMIB

Im Internet findet sich vieles zum Vergleich zwischen CoWoS und EMIB, doch es wird nicht immer präzise zwischen den jeweiligen Technologien unterschieden. Das öffnet Tür und Tor für Fehlinterpretationen. Lassen Sie uns das zunächst klarstellen.

• CoWoS-S ist die ursprüngliche Variante mit einem monolithischen Silizium-Interposer. Über einer bestimmten Größe steigt die Fläche und die Kosten stark an. Das TSMC-Limit liegt bei etwa 3,3-facher Reticle-Größe oder 2.380 mm2.
• CoWoS-R ersetzt den Silizium-Interposer durch einen günstigeren organischen RDL-Interposer. Amazons Trainium 2/3-Chips verwenden diese Lösung. Solche Designs bieten nicht die gleiche Interconnect-Dichte wie Silizium, sind also ebenso größenlimitiert.
• Die heute größten Varianten für AI-Packages – wie sie Blackwell und Rubin verwenden – setzen auf CoWoS-L. Derzeit erweiterbar auf das 5,5-fache der Reticle-Größe oder 4.720 mm2 und geplant bis 2027 auf das 9,5-fache oder 8.150 mm2 zu wachsen. TSMC strebt bis 2029 14-fach bzw. 12.000 mm2 an.

TSMCs CoWoS-L und Intels EMIB bauen beide auf demselben Prinzip auf: Sie verzichten auf einen vollständigen Silizium-Interposer und verwenden Silizium-Brücken nur, wo feine Leitungsabstände erforderlich sind – zum Beispiel bei Chip-zu-Chip- bzw. Chip-zu-HBM-Verbindungen. Der Rest nutzt günstigere Verdrahtungen.

• TSMC nennt seine Brückenstruktur LSI (Local Silicon Interconnect), Ursprung des „L“ im Namen, eingebettet in den RDL-Interposer.
• Intel nennt ihre Brückenstruktur EMIB (Embedded Multi-die Interconnect Bridge) und bettet diese direkt in das organische Packaging-Substrat ein.

Wichtig ist dabei die Position der Brückenstrukturen: Der RDL-Interposer von CoWoS-L wird weiterhin auf Wafern gefertigt und unterliegt dadurch den Limitationen von 300mm-Wafern und der Reticle-Größe – was letztlich die Entwicklung hin zu CoPoS und Glaspaneln nötig macht. EMIB hingegen bettet die Brücken in ein organisches Substrat ein und kommt ohne Wafer-Träger aus – das überwindet die Wafergrößen-Grenze, ermöglicht dank rechteckiger Panels größere Interposerflächen.

Hier die Intel-EMIB-Roadmap nach Größe sortiert:

Aktuell ist Intels EMIB in der Lage, das Achtfache der Reticle-Größe oder 6.860 mm2 zu liefern – so ist man größenmäßig vor TSMCs 5,5-fachem Wert. Das liegt an der Wahl des organischen Substrats und des rechteckigen Formats, statt eine RDL-Schicht auf einem runden Wafer zu fertigen. Intel verspricht bis 2028 bis zum Zwölffachen zu gehen; TSMC hat sich das 14-Fache zum Ziel gesetzt. Es bleibt abzuwarten, wer tatsächlich liefern kann, und zu welchen Faktoren.

Zwischenzeitlich können wir versuchen, Prognosen zu stellen.

Wo liegen die Größenbeschränkungen?