La guerre de l’emballage avancé : TSMC en position de monopole, Intel à la conquête et Amkor dans le rôle de fournisseur militaro-industriel

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La bataille de l'emballage avancé : monopole de TSMC, défi d'Intel et le rôle d'Amkor en tant que fournisseur d'armes

Le secteur de l'emballage avancé évolue d'un monopole exclusif de TSMC vers une double source d'approvisionnement. La technologie EMIB d'Intel, grâce à son format de panneau rectangulaire, obtient un avantage structurel sur les très grands formats de packaging ; les commandes externes ont poussé les prévisions de revenus de packaging avancé au-delà de 1 milliard de dollars, faisant d'Intel la première source alternative crédible.

Résumé du contenu

Le secteur de l'emballage avancé évolue d'un monopole exclusif de TSMC vers une double source d'approvisionnement. La technologie EMIB d'Intel, grâce à son format de panneau rectangulaire, obtient un avantage structurel sur les très grands formats de packaging ; les commandes externes ont poussé les prévisions de revenus de packaging avancé au-delà de 1 milliard de dollars, faisant d'Intel la première source alternative crédible.

Le CoWoS-L de TSMC reste limité par la taille ronde des wafers, mais continue de dominer sur le plan de l’échelle grâce à une expansion de capacité continue. Les deux parties finiront par converger vers un substrat central en verre, ce qui pourrait égaliser la différence. Amkor, grâce à des accords à long terme, lie simultanément TSMC et Intel ; ainsi, quel que soit le format qui domine, Amkor pourra répondre aux commandes, devenant le gagnant structurel.

La bataille de l'emballage avancé : monopole de TSMC, défi d'Intel et Amkor qui mise sur les deux camps

Les activités d'emballage avancé d'Intel sont aujourd'hui une source fiable d’approvisionnement dans l’industrie des accélérateurs AI, alors que TSMC continue d'augmenter sa capacité. Amkor dessert simultanément les deux parties.

Selon Vikram Sekar, l'emballage avancé a longtemps été une course à un seul cheval. Tout accélérateur AI leader digne d'intérêt combine les puces logiques et la mémoire à large bande passante grâce au CoWoS de TSMC ; ces trois dernières années, TSMC a totalement monopolisé ce segment.

Selon les estimations récentes de TF, la capacité industrielle de CoWoS pourrait atteindre 200 000 wafers par mois, dont environ 120 000 seraient traités par TSMC d'ici la fin 2026, tandis que ASE et Amkor n’occuperaient que les capacités de débordement, traitant environ 80 000 wafers par mois. TSMC accélère constamment l’expansion de sa capacité pour répondre à la demande CoWoS. La plupart des grandes puces GPU sont emballées par TSMC, tandis que les CPU Vera et les composants pour automobiles aux procédés plus simples sont sous-traités dans les usines Amkor/ASE.

L'EMIB d'Intel est la première véritable source alternative crédible, soutenue par des commandes réelles. AWS et Cisco livrent déjà des puces en externe via EMIB. SpaceX et Tesla ont signé comme partenaires du projet Terafab d’Intel autour de la conférence téléphonique du T1 2026. Selon des rapports, le TPU v8e de Google adoptera EMIB au second semestre 2027, et Apple, Microsoft et NVIDIA figurent également parmi les prospects. Le CFO David Zinsner a porté, lors des deux dernières conférences, ses prévisions de revenus externes d'emballage avancé d'Intel de plusieurs centaines de millions à plus d'un milliard, et a déclaré à CNBC qu'il s’attend à ce que chaque client apporte plusieurs milliards de revenus. Pour une activité si modeste à la base, franchir le seuil des 1 milliard de dollars uniquement par l’emballage est un changement de paradigme.

Par ailleurs, tandis que les commandes se tournent vers Intel, TSMC continue à accroître la capacité CoWoS. La taille des emballages pour accélérateurs AI ne cesse de croître, entraînant les deux concurrents à nouveau au carrefour de l’innovation ; cette fois, l’issue dépendra de ce qui se passera quand l'industrie adoptera un substrat central en verre dans les années à venir.

Sommaire :

• EMIB défie le monopole de CoWoS — trois ans de monopole d’emballage et les commandes qui le brisent.
• Comprendre en profondeur CoWoS-L et EMIB — Les trois formes de CoWoS et les différences entre la solution pont d’Intel et celle de TSMC.
• Où sont les limites de taille ? — Différences mathématiques entre wafers ronds et panneaux, comment elles limitent CoWoS-L et libèrent EMIB.
• Convergence vers des panneaux noyau de verre — Pourquoi le gauchissement et le CTE obligent les deux fondeurs à passer au verre.
• Ce que cela signifie pour les investisseurs — vainqueurs et perdants, et les OSAT qui bénéficient quel que soit le résultat.
• Les partenaires du verre déjà dans TSMC CoPoS — Les noms absents de la cartographie du verre.

Comprendre en profondeur CoWoS-L et EMIB

De nombreuses comparaisons entre CoWoS et EMIB sur internet ne distinguent pas précisément chaque forme technologique, ce qui ouvre la voie à des malentendus. Clarifions cela en premier lieu.

• CoWoS-S est la version initiale, utilisant une interposeur silicium monolithique. Au-delà d’une certaine taille, il devient très grand et coûteux. Pour TSMC, la limite est d'environ 3,3 fois la taille du masque, ou 2 380 mm².
• CoWoS-R utilise un interposeur RDL organique moins cher à la place du silicium ; les puces Trainium 2/3 d’AWS utilisent cette solution. Il n’offre pas la densité d’interconnexion d’un interposeur silicium et reste limité en taille.
• La variante supportant aujourd’hui les plus grands emballages AI, comme Blackwell et Rubin, est le CoWoS-L. Elle est actuellement extensible à 5,5 fois la taille du masque, soit 4 720 mm², et devrait atteindre 9,5 fois la taille du masque, soit 8 150 mm² en 2027. La feuille de route de TSMC continue jusqu’en 2029 vers 14 fois la taille du masque, soit 12 000 mm².

Le CoWoS-L de TSMC et l’EMIB d’Intel reposent tous deux sur le même principe : abandonner l’interposeur silicium complet et n’utiliser le pont silicium qu’aux endroits nécessitant une connexion à faible espacement, comme entre puce et puce, ou entre puce et mémoire à large bande passante ; le reste bénéficie d’un câblage moins coûteux.

• TSMC nomme sa structure de pont LSI, soit Local Silicon Interconnect, d'où le “L” dans la dénomination, et l’intègre dans l’interposeur RDL.
• Intel appelle sa structure de pont EMIB, soit Embedded Multi-die Interconnect Bridge, et l’insère directement dans le substrat organique de l’emballage.

Notez la différence d’emplacement des structures pont. L’interposeur RDL de CoWoS-L est fabriqué sur le wafer, donc soumis aux limitations du wafer de 300 mm et du masque, raison pour laquelle CoPoS et les panneaux de verre seront prochainement introduits. EMIB insère le pont dans le substrat organique, sans besoin de wafer, contournant ainsi la limitation de taille du wafer et permettant, grâce au format rectangulaire, de s'étendre à un interposeur beaucoup plus grand.

Voici la feuille de route dimensionnelle pour l’EMIB d’Intel :

Aujourd’hui, l’EMIB d’Intel peut livrer 8 fois la taille du masque, soit 6 860 mm², établissant donc un avantage de taille sur le CoWoS-L de TSMC, qui est limité à 5,5 fois. Ce choix de substrat organique rectangulaire, au lieu d’un interposeur RDL sur wafer rond, explique cet avantage. Intel promet d’atteindre 12 fois la taille du masque d’ici 2028, contre 14 fois pour TSMC, mais il reste à voir qui livrera réellement et à quel facteur de masque.

En attendant, essayons d’en faire une estimation.

Où sont les limites de taille